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System Architecture
System Architecture
THIS SECTION DESCRIBES THE PROCESSOR’S CONFIGURATION ON THE EZ-KIT LITE
BOARD ( FIGURE 2-1 ).
Quad SPI
Flash
32Mb
32 MB
Burst Flash
(16M x 16 )
128 MB
DDR2
(64M x 16)
25 MHz
Oscillator
Ext
Clock
Test Point/
Crystal
RJ45
CONN
Ethernet
RMII
PHY
10/100
MAC
SPI
SMC0
DDR2
CLK
48 MHz
Oscillator
Ext
Clock
Test Point/
Crystal
USB
Mini
Conn
USB OTG
Circuitry
ADSP-BF609
ADM1032
500 MHz
Temp
Sensor
SD/MMC
Conn
Dual Core
349-lead LFBGA
0.80mm 19x19mm pkg
Link Port 0/
MPJTAG Out
Conn
Rotary
GP
COUNTER
GPIOs
CAN
2.0
UART
JTAG
Port
Link Port 1 /
MPJTAG In
Encoder
Conn
Conn
PBs/LEDs
TJA 1041
Transceiver
ADM3315
DIP
SWTs
ACM
PWM
CAN
RJ11
Conn
RS232
DB9
Conn
JTAG
Conn
GPIOs
Power
TWI
Serial
Ports
Expansion Interface III
EPPIs
SPI
5V
PWR
IN
Power
Regulation
3.30V (Adjustable)
1.80V (Adjustable)
1.25V (Adjustable)
EBIU
UART
FIGURE 2-1. EZ-KIT LITE BLOCK DIAGRAM
THE EZ-KIT LITE IS DESIGNED TO DEMONSTRATE THE ADSP-BF609 BLACKFIN
PROCESSOR’S CAPABILITIES.
THE CLOCK RATE CAN BE SET UP ON THE FLY BY THE PROCESSOR. THE INPUT CLOCK IS
25 MHZ. THE CORE CLOCK RUNS AT A MAXIMUM OF 500 MHZ. THE DEFAULT
BOOT MODE FOR THE PROCESSOR IS PARALLEL FLASH BOOT. SEE “BOOT MODE SELECT
SWITCH (SW2)” ON PAGE 2-19 FOR INFORMATION ON HOW TO CHANGE THE
DEFAULT BOOT MODE.
2-2
ADSP-BF609 EZ-KIT LITE EVALUATION SYSTEM MANUAL
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CABLE SCSI-3 INTERNAL RAID FLAT
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